中级信息系统管理工程师
CPU访问高速缓存的时间为（）的1/4-1/10.CPU访问的内容在高速缓冲中为命中，否则为不命中或失靶。命中率=（主存读写时间+高速缓存的读写时间-平均读写时间）/主存读写时间。
题目
CPU访问高速缓存的时间为（）的1/4-1/10.CPU访问的内容在高速缓冲中为命中，否则为不命中或失靶。命中率=（主存读写时间+高速缓存的读写时间-平均读写时间）/主存读写时间。
相似问题和答案
第1题：
计算机对存储器的要求是速度快、容量大、价格低，主存储器是CPU按照地址进行随机读写的存储器，主存的特点是(3)，主有的最大容量与主存的地址位数有关，64MB的主存，地址需要(4)位(二进制数)。
A．CPU访问不同单元需要的时间不同
B．CPU访问任何单元的速度相同
C．CPU访问地址小的单元，速度较快
D．访问时间不固定
第2题：
某计算机主存的读写时间为100ns，其Cache的读写时间为10ns，Cache的命中率为90%，那么每条指令的访存时间是(10)．
A．15ns
B．19ns
C．16ns
D．32ns
解析：Cache即高速缓冲存储器，其功能是提高CPU数据输入/输出的速率，突破所谓的“冯.诺依曼瓶颈”，即CPU与存储系统间数据传送带宽限制。高速存储器能以极高的速率进行数据的访问，但因其价格高昂，如果计算机的主存储器完全由这种高速存储器组成则会大大增加计算机的成本。通常在CPU和主存储器之间设置小容量的高速存储器 Cache。Cache容量小但速度快，主存储器速度较低但容量大，通过优化调度算法，系统的性能会大大改善，仿佛其存储系统容量与主存相当而访问速度近似Cache。Cache的命中率被定义为：
其中，Nc表示Cache完成存取的总次数，Nm表示主存完成存取的总次数，h定义为命中率。那么我们根据题目中给出的已知条件，可以求出如果有100次访问，那么其中90次是通过访问Cache来完成的，而10次是通过访问主存来完成的。
Cache/主存系统的平均访问时间ta被定义为
Ta=htc+(1-h)tm
其中，tc表示命中时的Cache访问时间，tm表示未命中时的主存访问时间，h表示命中率。那么根据题目中给出的己知条件，平均访问时间=90%×10+10%×100=19。因此，平均每条指令的防存时间是19ns。
第3题：
高速缓存cache与主存间采用全相联地址映像方式，高速缓存的容量为4MB，分为 4块，每块1MB，主存容量为256MB。 若主存读写时间为30ns，高速缓存的读写时间为3ns，平均读写时间为3.27ns，则该高速缓存的命中率为(3)%。若地址变换表如下所示，则主存地址为8888888H时，高速缓存地址为(4)H。
A．90
B．95
C．97
D．99
解析：见公共试题Ⅱ(3)、(4)。
第4题：
高速缓存Cache与主存间采用全相联地址映像方式，高速缓存的容量为4MB，分为 4块，每块IMB，主存容量为256MB。若主存读写时间为30ns，高速缓存的读写时间为3ns，平均读写时间为3.27ns，则该高速缓存的命中率为(13)%。若地址变换表如下所示，则主存地址为8888888H时，高速缓存地址为(14)H。
A．90
B．95
C．97
D．99
第5题：
CPU配合Cache高速缓冲存储器工作，如果内存的存取周期时间为60ms，高速缓存的存取周期时间为15ms，命中率为90%.，则高速缓冲单元的平均存取时间均为( )。
A．22.75ms
B．21.75ms
C．18.5ms
D．19.5ms
第6题：
高速缓存Cache与主存间采用全相联地址映像方式，高速缓存的容量为4MB，分为4块，每块1MB，主存容量为256MB。若主存读写时间为30ns，高速缓存的读写时间为3ns，平均读写时间为3.27ns，则该高速缓存的命中率为(1)%。若地址变换表中相联存储器的88H对应的cache块号为01B，则主存地址为8888888H时，高速缓存地址为(2)。
(1)
A．90
B．95
C．97
D．99
第7题：
高速缓存Cache与主存间采用全相连地址映像方式，高速缓存的容量为4MB，分为4块，每块1MB，主存容量为256MB。若主存读写时间为30ns，高速缓存的读写时间为3ns，平均读写时间为3.27ns，则该高速缓存的命中率为(63)%。若地址变换表如表1-6所示，
则主存地址为8888888H时，高速缓存地址为(64)H。
A．90
B．95
C．97
D．99
第8题：
A 寻道时间
B CPU调度时间
C 读写时间
D 旋转等待时间
第9题：
在多级存储系统中，Cache处在CPU和主存之间，解决(55)问题。若Cache和主存的存取时间分别为T1和T2，Cache的命中率为H，则该计算机实际存取时间为(56)。当CPU向存储器执行读操作时，首先访问Cache，若命中，则从Cache中取出指令或数据，否则从主存中取出，送(57)：当CPU向存储器执行写操作时，为了使Cache的内容和主存的内容保持一致，若采用(58)法，则同时写入Cache和主存。由于Cache容量比主存容量小，因此当Cache满时，执行把主存信息向Cache写入，就要淘汰Cache中已有的信息，为了提高Cache的命中率，采用一种(59)替换算法。
A．主存容量扩充
B．主存和CPU速度匹配
C．多个请求源访问主存
D．BIOS存放
解析：he的主要功能是提供CPU与RAM间的速度匹配问题，存储器效率的计算公式为：HTI+(1-H)T2。为了提高Cache的命中率，我们常采用LRU最近最少使用的替换算法。
第10题：
A.提高CPU访问内存的速度
B.提高外存与内存的读写速度
C.提高CPU内部的读写速度
D.提高计算机对外设的读写速度