专业基础
单选题4分频电路是指计满（）个时钟脉冲CP后产生一个输出信号。A 2B 4C 6D 8
题目
单选题
4分频电路是指计满（）个时钟脉冲CP后产生一个输出信号。
A
2
B
4
C
6
D
8
参考答案和解析
正确答案：
A
解析：
暂无解析
如果没有搜索结果，请直接 联系老师 获取答案。
相似问题和答案
第1题：
图（a）所示电路中，时钟脉冲、复位信号及数模信号如图（b）所示，经分析可知，在第一个和第二个时钟脉冲的下降沿过后，输出Q先后等于（ ）。
附：触发器的逻辑状态表为：
附：触发器的逻辑状态表为：
A、 00
B、 01
C、 10
D、 11
B、 01
C、 10
D、 11
答案：A
解析：
CP下降沿起作用，存在复位端，J=AQ；通过复位端复位，Q初始值为0，在第一个时钟脉冲下降沿处A为高电平，取值为1，这时J取值0，K取值0，JK触发器发挥保持功能，Q输出为0；当第二个下降沿来临时，A取值为0，通过逻辑关系得知，J依然为0，同理可推得，Q输出为0。
第2题：
D触发器的应用电路如图所示，设输出Q的初值为0，那么，在时钟脉冲cp的作用下，输出Q为：
A.1
B.cp
C.脉冲信号，频率为时钟脉冲频率的1/2
D.0
B.cp
C.脉冲信号，频率为时钟脉冲频率的1/2
D.0
答案：D
解析：
该电路是D触发器，这种连接方法构成保持状态。
第3题：
同步时序逻辑电路中各触发器的时钟脉冲CP是同一个信号。
此题为判断题(对，错)。
参考答案：对
第4题：
图a)所示电路中，复位信号
，信号A及时钟脉冲信号cp如图b)所示，经分析可知，在第一个和第二个时钟脉冲的下降沿时刻，输出Q分别等于：
，信号A及时钟脉冲信号cp如图b)所示，经分析可知，在第一个和第二个时钟脉冲的下降沿时刻，输出Q分别等于：
A. 0 0
B. 0 1
C. 1 0
D. 1 1
B. 0 1
C. 1 0
D. 1 1
答案：A
解析：
提示 此电路是组合逻辑电路（异或门）与时序逻辑电路（D触发器）的组合应用，电路的初始状态由复位信号RD确定，输出状态在时钟脉冲信号CP的上升沿触发。
第5题：
下列说法不正确的是（ ）。
A．计数器是对时钟脉冲信号CP进行累积计数
B．计数器包括定时器、分频器、序列信号发生器和寄存器等常用电路
C．定时器是计满了一定数目的CP脉冲个数以后，电路输出一个信号，这个输出信号的周期等于定时时间
D．分频器是将频率高的信号作为时钟脉冲CP信号，计满N个CP脉冲信号后，产生一个输出信号Z
B．计数器包括定时器、分频器、序列信号发生器和寄存器等常用电路
C．定时器是计满了一定数目的CP脉冲个数以后，电路输出一个信号，这个输出信号的周期等于定时时间
D．分频器是将频率高的信号作为时钟脉冲CP信号，计满N个CP脉冲信号后，产生一个输出信号Z
答案：B
解析：
寄存器不属于计数器，寄存器和计数器属于时序逻辑电路中的两大类。
第6题：
图a)所示电路中，复位信号、数据输入及时时钟脉冲信号如图b)所示，经分析可知，在第一个和第二个时钟脉冲的下降沿过后，输出Q分别等于：
A.0 0
B.0 1
C. 1 0
D. 1 1
B.0 1
C. 1 0
D. 1 1
答案：C
解析：
提示：此题与上题类似。是组合逻辑电路（与非门）与时序逻辑电路（JK触发器）的组合应用，输出状态在时钟脉冲信号CP的下降沿触发。
第7题：
由两个主从型JK触发器组成的电路如图（a）所示，设Q1、Q2的初始态是00，已知输入信号A和脉冲信号CP的波形，如图（b）所示，当第一个CP脉冲作用后，输出将为（ ）。
A．00
B．01
C．10
D．11
B．01
C．10
D．11
答案：D
解析：
第8题：
4信息移频发送盒分频器采用了四级分频,经四级分频器后输出信号的频率仅为输入信号频率的()。
A、1/2
B、1/4
C、1/8
D、1/16
参考答案：D
第9题：
D触发器的应用电路如图所示，设输出Q的初值为0，那么，在时钟脉冲CP的作用下，输出Q为:
A. 1
B. CP
C.脉冲信号，频率为时钟脉冲频率的1/2
D.0
B. CP
C.脉冲信号，频率为时钟脉冲频率的1/2
D.0
答案：D
解析：
提示 该电路是D触发器，这种连接方法构成保持状态。
第10题：
如果给定测试询问信号产生和定时、测试询问信号RF调制、测试信号衰减输出、接收信号定时、和参数测量和监视等电路，你认为完成测距机参数监视（）电路是必须的。
- A、没有
- B、同步检测
- C、定时、分频
- D、脉冲计数
正确答案:B