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cache的主要部分什么的。（威盛VIA 2003.11.06 上海笔试试题）

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cache的主要部分什么的。（威盛VIA 2003.11.06 上海笔试试题）

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第1题：

一个四级的Mux,其中第二级信号为关键信号如何改善timing。（威盛VIA2003.11.06上海笔试试题）


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第2题：

please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威盛笔试题c ircuit design-beijing-03.11.09）


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第3题：

给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决定最大时钟的因素，同时给出表达式。（威盛VIA 2003.11.06 上海笔试试题）


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第4题：

Please draw schematic of a common SRAM cell with 6 transistors,point out which nodes can store data and which node is word line control? （威盛笔试题circuit design-beijing-03.11.09）


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第5题：

用逻辑们画出D触发器。（威盛VIA 2003.11.06 上海笔试试题）


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第6题：

卡诺图写出逻辑表达使。（威盛VIA 2003.11.06 上海笔试试题）


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第7题：

画出CMOS的图，画出tow-to-one mux gate。（威盛VIA 2003.11.06 上海笔试试题）


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第8题：

说说静态、动态时序模拟的优缺点。（威盛VIA 2003.11.06 上海笔试试题）


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第9题：

一个状态机的题目用verilog实现（不过这个状态机画的实在比较差，很容易误解的）。（威盛VIA 2003.11.06 上海笔试试题）


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第10题：

Asic的design flow。（威盛VIA 2003.11.06 上海笔试试题）


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