计算机体系结构
采用容量小、结构简单的Cache会减小cache的命中时间。
题目
采用容量小、结构简单的Cache会减小cache的命中时间。
参考答案和解析
相似问题和答案
第1题：
● 在Cache-主存两级存储体系中，关于Cache的叙述，错误的是 （15） 。
（15）
A. Cache设计的主要目标是在成本允许的情况下达到较高的命中率，使存储系统具有最短的平均访问时间
B. Cache设计的一个重要原则是在争取获得较快的存取速度和花费较低的存储成本之间达到合理的折衷
C. 除了 Cache 容量和块的大小，地址相联方式和替换策略也会影响 Cache的命中率
D. 在速度要求较高的场合采用直接映像，在速度要求较低的场合采用组相联或全相联
第2题：
● 以下关于Cache的叙述中，正确的是 （10） 。
（10）
A. 在容量确定的情况下，替换算法的时间复杂度是影响Cache命中率的关键因素
B. Cache的设计思想是在合理的成本下提高命中率
C. Cache的设计目标是容量尽可能与主存容量相等
D. CPU中的Cache容量应大于CPU之外的Cache容量
第3题：
● 以下关于Cache的叙述中，正确的是 （4） 。
A. 在容量确定的情况下，替换算法的时间复杂度是影响Cache命中率的关键因素
B. Cache的设计思想是在合理成本下提高命中率
C. Cache的设计目标是容量尽可能与主存容量相等
D. CPU 中的Cache容量应大于CPU 之外的Cache容量
解析：本题考查高速缓存基础知识。
Cache是一个高速小容量的临时存储器，可以用高速的静态存储器(SRAM) 芯片实现，可以集成到CPU芯片内部，或者设置在CPU与内存之间，用于存储CPU最经常访问的指令或者操作数据。Cache的出现是基于两种因素：首先是由于CPU的速度和性能提高很快而主存速度较低且价格高，其次是程序执行的局部性特点。因此，才将速度比较快而容量有限的SRAM构成Cache，目的在于尽可能发挥CPU的高速度。很显然，要尽可能发挥CPU的高速度，就必须用硬件实现其全部功能。
第4题：
在下列因素中，与Cache的命中率无关的是_______。
A．Cache块的大小
B．Cache的容量
C．主存的存取时间
第5题：
下面关于Cache的叙述，“(6)”是错误的。
A．在体系结构上，Cache存储器位于主存与CPU之间
B．Cache存储器存储的内容是动态更新的
C．使用Cache存储器并不能扩大主存的容量
D．Cache的命中率只与其容量相关
解析：本题考查高速缓存基础知识。高速缓存Cache有如下特点：它位于CPU和主存之间，由硬件实现；容量小，一般在几KB到几MB之间；速度一般比主存快5到10倍，由快速半导体存储器制成；其内容是主存内容的副本，对程序员来说是透明的；Cache既可存放程序又可存放数据。Cache存储器用来动态存放主存的部分拷贝(副本)。控制部分的功能是：判断CPU要访问的信息是否在Cache存储器中，若在即为命中，若不在则没有命中。命中时直接对Cache存储器寻址。未命中时，若是读取操作，则从主存中读取数据，并按照确定的替换原则把该数据写入Cache存储器中：若是写入操作，则将数据写入主存即可。Cache的命中率主要与如下几个因素有关：程序在执行过程中的地址流分布情况；当发生Cache块失效时，所采用的替换算法；Cache的容量；在组相联映像方式中，块的大小和分组的数目；所采用的Cache预取算法等等。Cache的命中率随其容量增加而提高，它们之间的关系曲线如下图所示。在Cache容量比较小的时候，命中率提高的非常快，随着Cache容量的增加，命中率提高的速度逐渐降低。当Cache容量增加到无穷大时，命中率可望达到100%，但这是实际上是做不到的。
第6题：
以下关于Cache(高速缓冲存储器)的描述，(9)是错误的。
A．在体系结构上，Cache存储器位于主存与CPU之间
B．Cache存储器存储的内容是主存部分内容的拷贝
C．使用Cache存储器并不能扩大主存的容量
D．Cache的命中率只与其容量相关
解析：本题考查高速缓存基础知识。高速缓存Cache有如下特点：它位于CPU和主存之间，由硬件实现；容量小，一般在几KB到几MB之间；速度一般比主存快5到10倍，由快速半导体存储器制成；其内容是主存内容的副本，对程序员来说是透明的；Cache既可存放程序又可存放数据。Cache存储器用来存放主存的部分拷贝(副本)。控制部分的功能是：判断CPU要访问的信息是否在Cache存储器中，若在即为命中，若不在则没有命中。命中时直接对 Cache存储器寻址。未命中时，若是读取操作，则从主存中读取数据，并按照确定的替换原则把该数据写入Cache存储器中：若是写入操作，则将数据写入主存即可。Cache的命中率主要与如下几个因素有关：程序在执行过程中的地址流分布情况；当发生Cache块失效时，所采用的替换算法；Cache的容量；在组相联映像方式中，块的大小和分组的数目；所采用的Cache预取算法等。Cache的命中率随其容量增加而提高，它们之间的关系曲线如下图所示。在Cache容量比较小的时候，命中率提高的非常快，随着Cache容量的增加，命中率提高的速度逐渐降低。当Cache容量增加到无穷大时，命中率可望达到100%，但这实际上是做不到的。
第7题：
下列选项中与cache的命中率无关的是( )。
A、主存的存取时间
B、块的大小
C、cache的组织方式
D、cache的容量
第8题：
A.增加Cache中的块数
B.增大组的大小
C.增大主存容量
D.增大块的大小
第9题：
以下关于Cache的叙述中，正确的是( )。
A．在容量确定的情况下，替换算法的时间复杂度是影响(~aehe命中率的关键因素
B．Cache的设计思想是在合理成本下提高命中率
C．Cache的设计目标是容量尽可能与主存容量相等
D．cPu中的(~ache容量应大于cPU之外的Cache容量
解析：替换算法的时间复杂度与Cache!命中率无直接关系。Cache高速缓冲存储器是一种特殊的存储器子系统，其中复制了频繁使用的数据以利于快速访问。存储器的高速缓冲存储器存储了频繁访问的RAM位置的内容及这些数据项的存储地址。当处理器引用存储器中的某地址时，高速缓冲存储器便检查是否存有该地址。如果存有该地址，则将数据返回处理器；如果没有保存该地址，则进行常规的存储器访问。因为高速缓冲存储器总是比主RAM存储器速度快，所以当RAM的访问速度低于微处理器的速度时，常使用高速缓冲存储器。Cache的出现是基于两种凶素：首先，是由于cPU的速度和性能提高很快而主存速度较低且价格高，第二就是程序执行的局部性特点。因此，才将速度比较快而容量有限的SRAM构成Cache，目的在于尽可能发挥CPtJ的高速度。很显然，要尽可能发挥CPU的高速度就必须用硬件实现其全部功能。Cache与主存之间可采取多种地址映射方式。Cache中的内容随命中率的降低需要经常替换新的内容。替换算法有多种，例如，先入后出(FILO)算法、随机替换(RAND)算法、先入先出(FIFO)算法、近期最少使用(LRu)算法等。这些替换算法各有优缺点，就以命中率而言，近期最少使用(LRu)算法的命中率最高。
第10题：
在多级存储系统中，Cache处在CPU和主存之间，解决(55)问题。若Cache和主存的存取时间分别为T1和T2，Cache的命中率为H，则该计算机实际存取时间为(56)。当CPU向存储器执行读操作时，首先访问Cache，若命中，则从Cache中取出指令或数据，否则从主存中取出，送(57)：当CPU向存储器执行写操作时，为了使Cache的内容和主存的内容保持一致，若采用(58)法，则同时写入Cache和主存。由于Cache容量比主存容量小，因此当Cache满时，执行把主存信息向Cache写入，就要淘汰Cache中已有的信息，为了提高Cache的命中率，采用一种(59)替换算法。
A．主存容量扩充
B．主存和CPU速度匹配
C．多个请求源访问主存
D．BIOS存放
解析：he的主要功能是提供CPU与RAM间的速度匹配问题，存储器效率的计算公式为：HTI+(1-H)T2。为了提高Cache的命中率，我们常采用LRU最近最少使用的替换算法。