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相似问题和答案
第1题：
写异步D触发器的verilog module。（扬智电子笔试）
module dff8(clk , reset, d, q);
ｉｎｐｕｔ clk;
ｉｎｐｕｔ reset;
ｉｎｐｕｔ [7:0] d;
output [7:0] q;
reg [7:0] q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
第2题：
8253—5作于方式3时，若计数值为偶数时正脉冲宽度为（）个CLK脉冲宽度，负脉冲宽度为（）个CLK脉冲。
正确答案:N/2；N/2
第3题：
A.if clk’event and clk = ‘1’ then
B.if falling_edge(clk) then
C.if clk’event and clk = ‘0’ then
D.if clk’stable and not clk = ‘1’ then
第4题：
什么是clk时钟信号？
正确答案: 提供给移位寄存器的移位脉冲，每一个脉冲将引起数据移入或移出一位。数据口上的数据必须与时钟信号协调才能正常传送数据，数据信号的频率必须是时钟信号的频率的1/2倍。在任何情况下，当时钟信号有异常时，会使整板显示杂乱无章。
第5题：
8253—5作于方式3时，若计数值为奇时，则正脉冲宽度为（）个CLK个脉冲，负脉冲宽度为（）个CLK个脉冲。
正确答案:（N-1）/2；（N-1）/2
第6题：
8253—5工作于方式3时，当写入控制字CW和许数初值后，（）开始减l计数过程。
- A、输出OUT高电平后，再经过一个CLK下降沿
- B、经过一个CLK上升沿
- C、输出OUT变为低电平后，再经过一个CLK下降沿
- D、经过一个CLK下降沿
正确答案:A
第7题：
8253－5工作于方式3时，当计数值为一奇数时，则输出信号的低电平比高电平持续时间（）
- A、少2个CLK周期
- B、少一个CLK周期
- C、多2个CLK周斯
- D、多一个CLK周期
正确答案:B
第8题：
A.计数初值N+1个CLK脉冲宽度
B.计数初值N-1个CLK脉冲宽度
C.计数初值N个CLK脉冲宽度
D.计数初值(2N-1)/2个CLK脉冲宽度值
第9题：
284A的CLK输出引脚为8086/8088通过的输出信号频率是多少？
正确答案:输出信号频率是晶体输入频率的1/3，即5MHz。
第10题：
8253工作在方式1时，输出负脉冲的宽度等于（）。
- A、1个CLK脉冲宽度
- B、2个CLK脉冲宽度
- C、N个CLK脉冲宽度
- D、N/2个CLK脉冲宽度
正确答案:C