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画出可以检测10010串的状态图,并verilog实现之。（威盛）

题目

画出可以检测10010串的状态图,并verilog实现之。（威盛）

参考答案和解析
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相似问题和答案

第1题：

Verilog HDL中整数型常量是不可以综合的。()

此题为判断题(对，错)。


参考答案：错

第2题：

画出CMOS的图，画出tow-to-one mux gate。（威盛VIA 2003.11.06 上海笔试试题）


正确答案：
              

第3题：

常用的硬件描述语言有()

A.VHDL、Verilog、c语言

B.ABEL、c++

C.VHDL、Verilog、ABEL

D.汇编语言、ABEL、VHDL


参考答案：C

第4题：

用VERILOG或VHDL写一段代码，实现10进制计数器。（未知）


正确答案：
    

第5题：

画出DFF的结构图,用verilog实现之。（威盛）


正确答案：
     

第6题：

分析图题7.10所示电路，画出它们的状态图和时序图，指出各是几进制计数器。


参考答案：74163 是同步预置、同步清零的16进制同步加法计数器。
(a) 计数器从0000计数到1100,当为1100时，与非门输出0,在其后的一个CP到来后，计数器变为0000，回到原始初态。于是得出结论，此时为13进制计数器。(b) 计数器计数到达1100时,与非门输出0,在其后的一个CP到来后，计数器变为0100,回到原始初态。于是得出结论，此时为9进制计数器。

第7题：

用逻辑们画出D触发器。（威盛VIA 2003.11.06 上海笔试试题）


正确答案：
 

第8题：

Verilog HDL中实数型和字符串型常量是可以综合的。()

此题为判断题(对，错)。


参考答案：错

第9题：

用D触发器实现2倍分频的Verilog描述？ （汉王笔试）


正确答案：
module divide2( clk , clk_o, reset);
ｉｎｐｕｔ clk , reset;
output clk_o;
wire in;
reg out ;
always @ ( posedge clk or posedge reset)
if ( reset)
out <= 0;
else
out <= in;
assign in = ~out;
assign clk_o = out;
endmodule

第10题：

一个状态机的题目用verilog实现（不过这个状态机画的实在比较差，很容易误解的）。（威盛VIA 2003.11.06 上海笔试试题）


正确答案：
       

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