电子/通讯类
一个状态机的题目用verilog实现（不过这个状态机画的实在比较差，很容易误解的）。（威盛VIA 2003.11.06 上海笔试试题）
题目
一个状态机的题目用verilog实现（不过这个状态机画的实在比较差，很容易误解的）。（威盛VIA 2003.11.06 上海笔试试题）
参考答案和解析
相似问题和答案
第1题：
一个四级的Mux,其中第二级信号为关键信号如何改善timing。（威盛VIA2003.11.06上海笔试试题）
第2题：
画出CMOS的图，画出tow-to-one mux gate。（威盛VIA 2003.11.06 上海笔试试题）
第3题：
给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决定最大时钟的因素，同时给出表达式。（威盛VIA 2003.11.06 上海笔试试题）
第4题：
画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。（扬智电子笔试）
第5题：
画出DFF的结构图,用verilog实现之。（威盛）
第6题：
卡诺图写出逻辑表达使。（威盛VIA 2003.11.06 上海笔试试题）
第7题：
用逻辑们画出D触发器。（威盛VIA 2003.11.06 上海笔试试题）
第8题：
说说静态、动态时序模拟的优缺点。（威盛VIA 2003.11.06 上海笔试试题）
第9题：
用D触发器实现2倍分频的Verilog描述？ （汉王笔试）
module divide2( clk , clk_o, reset);
ｉｎｐｕｔ clk , reset;
output clk_o;
wire in;
reg out ;
always @ ( posedge clk or posedge reset)
if ( reset)
out <= 0;
else
out <= in;
assign in = ~out;
assign clk_o = out;
endmodule
第10题：
设计一个自动售货机系统，卖soda水的，只能投进三种硬币，要正确的找回钱数。（1）画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计的要求。（未知）